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功率芯片与纳米技术携手并进
[正文]: reno rossetti/飞兆半导体电脑运算企业策略总监 系统单芯片(soc)公司纷纷预测: 在未来的几年里，完整的信号回路(数字+模拟+存储器)，甚至gsm系统(包括电源管理)将集成于一体。
随着纳米级光刻技术(最小尺寸小于100nm)的发展，推动了集成技术的进步，事实上面临了产品自身的技术限制。
然而，在一个芯片上集成的晶体管越多，它们的工作电压则越低，例如，0.13um级芯片的工作电压仅为1-2v!另一方面，功率芯片制造商正不断开发能够处理高电压和大电流的技术。
将交流电网电压转换至中间母线需可靠的设备提供数百伏电压和数安培电流。
同时，再由母线电压转换至最终负载电压则需要数百安培电流的低压设备。
上述功率转换已在个人电脑实现了，它先将线路功率因数校正(pfc)电压降至电源盒外的母线电压，再降至主板的通用低电压，这充分展示了新的高电压和大电流半导体技术及架构的效用。
为了描述功率转换技术的发展历程，本文选取飞兆半导体公司(fairchild semiconductor)的单芯片控制器—— ml4803 (pfc/pwm)组合芯片，及其相关的用于中间母线电压ac/dc转换的分立晶体管作为应用范例。
此外，本文还以飞兆半导体的fan5092降压转换器为例，介绍母线电压转换为主板低电压的dc/dc转换方法。
最后还将讨论pfc/pwm和dc/dc 转换器的未来发展趋势。
离线控制 谐波极限值和功率因数校正 当电气负载(如pc)消耗的电流与输入电压(ac线路)同相，且电流不失真(正弦波)时，交流电网的功率输出可达到最佳状态。
为此，作为欧洲标准的iec 6100-2-3规定了各类设备的谐波极限值。
例如，所有消耗功率超过75w的个人电脑的谐波都必须处于或低于图1所示的曲线。
目前，台式机的消耗功率在140w至250w之间，这意味着所有销售到欧洲的pc都必须符合上述标准。
当这项标准确立后，世界其它地区都将逐步按照欧洲这一先进标准执行。
图1. iec 61000-3-2谐波电流极限值 图1所示为欧洲规范的一个方面。
请注意:谐波越高，限制越严格。
但这些谐波的能量也越少，更易于滤波。
根据该规范，允许谐波电流的最大输出大于600w，从而在更高功率下符合这一规范，更具挑战性。
功率因数(pf)是与线路提供功率的综合质量相关的一个总体参数，它与输入电流总谐波失真 (thd) 的关系如下式所示： pf = cosj /(1+thd2)1/2 [1] 式中j是线路电压和消耗电流间的相位差。
无相位差(j=0)，且无失真(thd=0)时，pf=1。
由于分子ôcosjô在0到1之间，而分母总是大于或等于1，因而pf <=1。
由于iec 61000-3-2标准规定了thd的谐波分量，thd和pf因此都不足以度量性能。
实际上，这一规范(如图1)的度量和遵从标准为谐波失真参数，这个参数以及达到这一规范的技术一般被划分到“pfc”或“功率因素校正”的类别中。
理论上，pf表达式中的cosj既可为正，也可为负。
请记住，负的cosj值相当于负载电路对线路供电的情形。
在基于二极管桥的整流电路中，这种情形是不可能发生的。
谐波极限值规范的约束 将功率从交流电网引至负载的标准方法是直接在负载两端跨接二极管桥整流器。
(图2)。
图3. 电源线路(pline=vline*iline)具有双倍频率 如果电容不存在，电压和电流则不失真，无相位差，可整流为正弦波，且pf=1 (图3)。
在这种情况下，输入到负载上的功率由倍频、零最小和瞬时值波形构成： p(t)= (v2/r)*sen2wt = (1/2)*(v2/r)*(1-cos2wt) [2] 式中v是线路电压的幅度，r为负载，w为线路的角频率2pf，f=50hz或60hz。
由方程[2]可得实际或平均的功率为： pave=(1/2)*v2/r = vrms2/r [3] 随时间变化的零平均脉动功率为： ppuls = -(1/2)*(v2/r)*cos2w [4] 这个简单例子描述了理想的ac线路整流电路模型。
而另一方面，该电路没有能量存储功能，整流器输出端功率具有ac线路的倍频分量。
在这一理想化的模型中，典型的负载实际上需要恒定(dc)功率。
因此，它必须具有大容量的能量存储元件，一般采用处理输入功率p(t)和dc输出功率pave差异的电解电容来实现。
在该电路中添加一个小电容c (图2中的虚线)，将使通过负载的电压变得平滑，纹波减少，但由于电流波形严重偏离了正弦波而使pfc减小(图4)! 图2中的电路(带电容)代表iec-61000-3-2规范制订以前，多数商业设备所采用的常规无pfc电路架构，pfc技术是在低输入谐波电流量和严格调节输出电压下，维持输入和输出功率匹配的方法。
pfc架构 pfc的一般架构如图5所示。
正如前文中讨论，pfc级可实现线路电压和电流的良好匹配。
图5.pfc架构的范例 在完全平衡的条件下(pf=1)，我们会发现ac线路侧的波形如图3 (a)所示。
而在整流侧，电容c产生的无功功率为： pcr@-vcdc*c*2w*vcripple*cos2wt [5] 式中vcdc 为电容两端的dc电压，vcripple 为其纹波峰值，而w=2pf为线路电压的角频率(f=50/60hz)。
应注意pcr 类似于图2系统(无电容)中的ppuls。
由方程[5]可得： vcripple @ pcr(peak)/ vcdc*c*2w [6] 这是很有用的设计公式，它揭示了电容c、直流电压及纹波值之间的折衷关系。
在经过pfc级线路处理后的谐波量，通过dc/dc转换器的消除电容c的过滤，即可充分去除输入的纹波电压。
pfc和pwm (脉宽调制)的实现 图6为功率转换链的高级方块图，从交流线端至中间电压总线vbus(举例为12v)。
图 6.基于fan4803的pfc和pwm链 图6中的功率控制基于fan4803器件，它是非常小巧的芯片，在电路板上集成了两个控制环路。
pfc部分是由电感l1、开关q1(mosfet)、大电容c和二极管d1构成，这是受控于pfc/pwm控制器fan4803 (图6) 的一半电路。
然后通过“前向”转换器将c上的电压调节至总线电压。
fan4803的另一半用于初级控制，其中包括开关q2和q3、二极管d2-d5、无源元件l2和c2，rc431a用于次级控制。
该转换需要隔离高输入和低输出电压，通过正向转换通道的变压器(t)和反馈通道的光耦(h11a817a)来实现隔离。
控制器架构 fan4803由主变压器(t)供电(vcc引脚)，即辅助次级绕组变压器(图中未标明)产生一个相对较低的电压(15v)。
由于每个控制器i/o引脚的电压都低于15v，因此该芯片采用低压密集型bicmos工艺。
图7的上部为pfc控制环路。
它采用连续电流模式实现整形功能，将电流整形为线路电压的形状。
事实上，当时钟频率为67khz，ve一般为常数，强制电流也为常数。
但是，每个周期(100hz或120hz)输入电压vline[图3(a)]将穿越零点两次，电感内的电流会降为零，经整形的线路电压也将变为零[图3(b)]，这样足以保证电流接近期望的形状。
误差放大器的带宽很低，可确保按照[6]来控制输出电压vc。
当pfc和pwm两部分的运作协调有效时，可以最低的成本(bom)实现pfc和pwm功能。
如图7所示，pfc部分通过上升沿调节控制。
mosfet q1在时钟边缘关断，并根据pfc方波的前导/上升沿，在环路控制下导通。
pwm用“拖尾”调制进行控制。
mosfet q2在时钟边缘导通，并根据pwm方波的拖尾/下降沿，在环路控制下关闭。
相应地，在同步时钟的作用下，两个晶体管决不同时消耗电流，这样进一步重新分散电流，从而使高电压输入电容的数值降至最小。
图7.pfc和pwm控制环路 请注意，在50hz时，波型与图3中的曲线类似，当时钟频率为67khz时，开关调节器的限幅波形使电流出现纹波。
图8中的il 为线路电流，ramp为67khz下的调节器斜坡电压。
转换为低电压的dc-dc转换 总线电压vbus(图11中为12v)通过开关调节器(一般为同步降压转换器)分配和降低，将电压降低为常用的3.3v、2.5v、1.8v或vcpu。
fan5092为两相交替降压转换器，由于采用了上升沿波谷控制结构，每相的开关频率高达1mhz。
该ic可直接驱动分立dmos晶体管的高边q1-3 (fdb6035al)和低边q2-4 (fdb6676s)，其集成驱动器的阻抗是业界最低的(仅为1欧)。
未来趋势 有源功率因数校正的方法容易满足iec 6100-3-2的功率因数规范，但所需元件太多。
飞兆半导体的fan4803在同一裸片上集成了两个控制器，从而降低了半导体元件的复杂度。
然而，这两个控制器是截然不同的，各自需要一套完整的无源元件来实现相关功能。
因此，未来的理想器件是真正的单级pfc/pwm控制器，它可将复杂性降低一半或以上。
pfc/pwm功能的集成仍处于初发阶段，未来将出现完善的新型架构，可大幅削减现有方案的物料费用。
就功率分配的发展趋势而言，即从vbus至低压的dc/dc转换，目前的主流架构是采用交替的同步降压转换器，未来的挑战是:采用能够快速响应负载变化的架构，以减少输出电容数量。
人们需要在这些领域开展许多研究工作，这类技术的突破，对于整个功率转换市场都是非常重要的。
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