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用FPGA技术实现模拟雷达信号
[正文]:前言fpga（现场可编程门阵列）是由掩膜可编程门阵列和pld（可编程逻辑器件）演变而来的，并将二者的特性结合在一起，使fpga既有掩膜可编程门阵列的高逻辑密度和通用性，又有pld的可编程特性。
fpag技术的发展使得单个芯片上集成的逻辑门数越来越多，能实现的功能越来越复杂。
它以编程方便、集成度高、速度快等特点受到电子设计人员的青睐。
人们可以通过硬件编程的方法设计和开发asic（专用集成电路）芯片，极大地提高芯片的研制效率、降低开发费用。
通过应用fpga技术，较好地为“某型雷达告警设备”的配套检测仪器实现了模拟雷达信号发生器asic芯片的设计，该芯片能够提供“某型雷达告警设备”测试过程中所需的多种典型的重频脉冲及制导信号等，其中包括sa-6重频信号、sa-2重频脉冲及制导信号、sa-3重频脉冲及制导信号、雷达脉冲视频等。
所设计的asic芯片的性能较为理想。
模拟雷达信号发生器的结构模拟雷达信号发生器的结构如图1所示。
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可以看到，模拟雷达信号发生器由连续波雷达模拟信号cw开关、制导信号sa-2开关、制导信号sa-3开关、时钟脉冲产生器、输出1、输出2和产生模拟雷达信号的控制芯片组成。
上述开关都是高电平有效，开关的消抖动电路放在控制芯片部分考虑。
时钟脉冲产生器由外部的晶体振荡器产生一个频率稳定的1mhz时钟脉冲，用来满足信号脉冲宽度的要求。
“cw开关”有效时，“输出2”输出连续波雷达达模拟信号；“sa-2开关”有效时，“输出2”输出sa-2的重频脉冲，“频脉冲，“输出1”输出sa-2的指令信号组；“sa-3开关”有效时，“输出2”输出sa-3的重频脉冲，“输出1”输出sa-3的指令信号。
asic芯片的设计1芯片主要性能指标（1）产生连续波雷达模拟信号：重频3012hz，脉宽1μs±0.1μs；（2）产生制导信号sa-2重频脉冲：重频2463hz，脉宽0.5μs±0.1μs；sa-2指令信号组：重频2463hz，每秒132个单指令，44个指令组，指令脉宽1μs±0.1μs；（3）产生制导信号sa-3重频脉冲：重频3497hz，脉宽0.5μs±0.1μs；sa-3指令信号同sa-3重频脉冲等。
芯片的输出和输出信号定义如下：输入信号：连续波雷达模拟信号输入；制导sa-2输入；制导sa-3输入；时钟脉冲输入等。
输出信号：输出1；输出2。
2芯片结构该芯片分为10个子模块，如图2所示。
各子模块的作用如下：
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二分频电路时钟脉冲输入clk频率为1mhz，一方面为203分频及脉宽整形电路、143分频及脉宽整形电路提供1μs的方波，使二个脉宽整形电路产生0.5μs脉宽信号；另一方面clk经二分频电路产生500khz信号，提供给203分频及脉宽整形电路、143分频及脉宽整形电路、166分频及脉宽整形电路作为分频电路的输入信号，同时提供给消抖动电路及编码器、166分频及脉宽整形电路、18.5分频及脉宽整形电路用来产生1μs脉宽信号。
消抖动电路及编码器消抖动电路能消除开关的（文内未见有提及机械开关，如电路开关应是上升、下降边沿抖动对输出的影响，它分别将开关的输入信号转变为1μs脉宽的输出信号。
cw开关、sa-2开关、sa-3开关信号经编码后产生对应的码元00、01、10信号，控制选择器工作。
各分频及脉宽整形电路5个分频电路按功能的要求产生各自的重频频率，再经脉宽整形电路产生出符号各信号脉冲宽度（1μs或0.5μs）的脉冲。
如：203分频及脉宽整形电路产生2463hz、0.5μs脉宽的信号；166分频及脉宽整形电路产生3012hz、1μs脉宽的信号；143分频及脉宽整形电路产生3097hz、0.5μs脉宽的信号；18.5分频及脉宽整形电路产生132hz、1μs脉宽的信号；3分频电路产生44hz方波信号。
sa-2指令组形成电路将2463hz、132hz与44hz信号一起加到sa-2指令组成电路，产生一组脉冲序列，构成每秒132个单指令、44个指令组。
在560μs内只有一个脉冲，称为单指令，有2个或更多脉冲，称为指令组。
选择器依据编码器输送来的码元，选择器输出对应的工作状态。
当码元为“00”时，“out2”输出连续波雷达模拟信号；码元为“01”时，“out2”输出sa-2的重频脉冲，“out1”输出sa-2的指令信号组；当码元为“10”时，“out2”输出sa-3的重频脉冲，“out1”输出sa-3的指令信号。
3控制芯片vhdl语言描述
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由芯片的结构可以看出，6个分频器电路除了它们的分频系数不同外，vhdl（甚高速集成电路描述语言）的结构是类似的，稍加改变便可设计成各自独立的元件单元。
脉宽整形电路可设计成标准的基本单元，以元件形成供4个脉宽整形电路和消抖动电路调用。
sa-2指令组形成电路、编码器和选择器分别设计成独立的元件单元。
将上述各单元按它们的信号关系连接起来，便构成了芯片构造体描述。
该设计直接采用vhdl的rtl（寄存器传输描述）方式，来简化设计步骤和缩短设计时间。
其vhdl硬件描述语言主程序流程图如图3所示。
结束语我们采用vhdl硬件描述语言，通过max+plus ⅱ开发平台，经编译、仿真无误后，写入altera公司epm7064s器件中，经调试，其性能完全达到设计要求。
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